AI 資料中心需求爆炸性成長，三星與 SK 海力士正以截然不同的技術路線，爭奪下一代 DRAM 記憶體的制霸地位。三星計畫將 NAND 快閃記憶體的 CUA 電路底置架構移植到 DRAM 設計，並導入 GAAFET 電晶體技術；SK 海力士則押注 4F² 垂直閘極堆疊方案，以更低的 EUV 製程成本換取更高密度。
三星把 NAND 的電路下沉技巧移植進 DRAM
隨著全球 AI 資料中心基礎建設如火如荼展開，記憶體市場正承受前所未有的供應壓力。AI 資料中心的大規模建置帶動運算產品需求急速攀升，使 HBM、DRAM 及其他晶片市場陷入供應緊張的局面，原因在於這些產品高度仰賴相同的原物料進行生產。在這場由 AI 引爆的記憶體戰爭中，兩大南韓晶片巨頭：三星電子 (Samsung Electronics) 與 SK 海力士 (SK hynix) 正悄悄走上截然不同的技術道路，分頭衝刺下一代 DRAM 的量產里程碑。
目前業界對於 DRAM 製程世代的命名方式與應用處理器有所不同。記憶體晶片的製程技術並不以奈米數值命名，而是採用字母代碼來描述一系列製造節點，例如「1c」代表在 10 奈米節點以下生產的產品。當製程微縮逐漸逼近物理極限，傳統的平面式 DRAM 架構已難以為繼，業界普遍認知到，下一步必須走向立體化的革命性架構轉型。
有消息指出，三星正在為其下一代 DRAM 晶片導入 Gate-All-Around FET (GAAFET) 製程技術。在應用處理器的製程中，GAAFET 的設計是讓電晶體的閘極完整環繞通道，由於閘極負責控制電流流向，這種全包覆式的接觸方式能有效提升效能表現。
然而，DRAM 的結構比邏輯晶片更為複雜，因為每顆記憶體晶胞除了電晶體之外，還必須搭配電容器來儲存資料。三星目前考慮的其中一種技術方案，是將負責讀寫等運算管理的周邊電路 (Peripheral Circuit) 放置在記憶體陣列的下方，這種架構正是 NAND 快閃記憶體所採用的設計手法。這個概念在業界通稱為 CUA (Cell Under Array) 架構。簡單來說，就是把「大腦」藏在「倉庫」的正下方，讓整體晶片面積得以大幅縮減，同時維持甚至提升效能密度。
三星目前預計在 2025 年推出基於垂直通道電晶體 (Vertical Channel Transistor, VCT) 技術的早期 3D DRAM 版本，並計畫在 2030 年推出能將所有晶胞元件 (包含電容器) 完整垂直堆疊的進階版本。此外，成功導入 4F² 設計後，晶粒面積可望比現有 6F² 晶胞縮小約 30%，且無需大幅更動整體製程技術。
面對相同的技術挑戰，SK 海力士選擇了另一條解題路徑。SK 海力士正在實驗的 4F² 方案，是讓電晶體以垂直方式堆疊，並以閘極材料環繞包覆，這種設計與 GAAFET 製程有幾分相似；此外，負責從電容器接收資料的晶片元件則被安置在電晶體柱的下方。
SK 海力士在內部將這項技術稱為 VG (Vertical Gate，垂直閘極)。4F² 是一種積體化技術，可讓每顆晶胞僅佔用 2F × 2F 的面積，其中 F 代表半導體製程的最小特徵尺寸，也就是說，4F² 能在相同面積內塞入更多記憶體晶胞。
這項架構的另一個戰略優勢在於降低成本。SK 海力士研究人員指出，透過導入垂直閘極 (VG) 或 3D DRAM 架構，EUV 極紫外光曝光製程的成本有望降低一半，這對於快速飆升的 EUV 製程費用而言是一大突破。在記憶體產業中，EUV 設備動輒數十億美元的導入成本一直是廠商的一大沉重負擔。
根據業界消息，三星與 SK 海力士均以 10 奈米節點以下的 DRAM 為 4F² 架構的應用目標，兩家公司預計在今年底前完成垂直結構 4F² DRAM 早期原型的開發與測試。
兩條技術路線的競爭，不僅是工程師之間的學術辯論，更是攸關產業話語權的商業賽局。依據消息來源，SK 海力士與三星正在競相率先讓各自的技術方案獲得業界認可，成為標準架構，以主導下一代 DRAM 晶片的市場格局。
從更宏觀的視角來看，DRAM 產業的技術演進路徑預計將從 6F² 過渡到 4F²，最終在 2030 年代全面邁向 3D DRAM；在此之前，三星與 SK 海力士都已分別在 1a 奈米節點導入 EUV，並隨著製程推進至 1b、1c 持續增加 EUV 層數。
值得關注的是，無論三星的「NAND 電路底置＋GAAFET」方案，還是 SK 海力士的「4F² 垂直閘極」方案，兩者殊途同歸，最終目標都是打破平面架構的物理瓶頸，以立體化設計征服 AI 時代對記憶體頻寬與容量永無止境的渴求。這場技術路線之爭的勝負，將深刻影響未來幾年 AI 伺服器、HBM 乃至消費性電子裝置所搭載的記憶體長什麼樣子。
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