三星電子成功突破業界長達數十年的 10nm DRAM 製程極限，以全新 10a 製程節點將線寬縮減至 9.5~9.7nm，成為全球首款單位數奈米 DRAM 工作晶片。透過導入 4F 方形單元結構與垂直通道電晶體 (VCT) 技術，單顆 IC 的記憶體密度可大幅提升 30~50%，同時降低功耗。三星計畫於 2026 年完成 10a 製程開發、2027 年驗證品質，並在 2028 年正式量產，為 AI 時代高效能記憶體需求提供全新解方。
三星 DRAM 正式進入個位數奈米時代
在半導體產業的競賽中，有些里程碑不是靠發表會宣告，而是靠一顆悄悄點亮的工作晶片來證明。三星電子近期就成功製造出全球首顆採用 10a 製程的 DRAM 工作晶片 (Working Die)，正式宣告記憶體技術邁入個位數奈米的新篇章。
要理解三星這次突破的意義，得先從 DRAM 製程命名說起。業界長期以來將 10nm 級別製程劃分為多個子世代，依序稱為 1x、1y、1z、1a、1b、1c 和 1d，這些雖然都冠上「10nm」之名，但實際上每一代都在微幅縮減電路線寬。而三星最新研發的 10a 製程，正是繼 1d 之後的下一個世代，業界分析估計，10a 製程的實際電路線寬已縮至約 9.5～9.7nm，有望成為業界首款真正突破 10nm 門檻的 DRAM 製程技術。
這次突破的核心之一在於單元結構的根本性改變，目前市面上的商用 DRAM 普遍採用 6F 方形結構，也就是每個記憶體單元佔據 3F × 2F 的長方形空間。這種設計雖然行之有年，但在持續縮製程的壓力下，已愈來愈難以榨出更高密度。
三星這次導入的 4F 方形單元結構，將每個單元的佔地面積改為更接近正方形的 2F × 2F 設計，這個看似單純的幾何調整，卻能帶來驚人的實際效益，每顆 IC 的記憶體單元密度可提升約 30~50%。換句話說，在相同晶片面積下，可以塞進更多記憶體，不僅提升容量，還有助於降低功耗，對從智慧型手機、筆電到資料中心伺服器都是重大利好。
光靠改變單元形狀還不夠，4F 結構的實現還仰賴另一項重要技術：垂直通道電晶體 (Vertical Channel Transistor, VCT)。VCT 技術的核心概念是將儲存電荷用的電容器直接堆疊在電晶體正上方，而不是像傳統設計那樣水平並排，這讓單元縮放更加緊密，也是 4F 結構得以實現的關鍵所在。
三星透過這套垂直通道電晶體架構，讓電晶體與電容器能夠在立體空間中整合，解決了傳統平面設計在極度微縮時所遭遇的物理瓶頸。
製程微縮帶來的另一個挑戰是漏電流的問題：電路越細，要防止電荷悄悄流失就越困難。三星在 10a 製程中將通道材料從傳統矽替換為銦鎵鋅氧化物 (Indium Gallium Zinc Oxide, IGZO)，IGZO 材料在高度微縮的單元中能有效降低漏電流，確保資料保存的可靠性。
不過，材料革新也並非全無挑戰。三星原本計畫將字元線 (Word Line) 材料從氮化鈦 (TiN) 改為電阻更低、且不需要阻障層的鉬 (Molybdenum, Mo)，但鉬在製程上存在腐蝕性強、固態處理困難等問題，需要改造氣體輸送系統與製程控制設備，目前仍在評估當中。
根據目前掌握的資訊，三星計畫於 2026 年完成 10a DRAM 的製程開發，2027 年進行品質驗證，並在 2028 年轉移至量產線正式生產。未來三星還預計將 4F 方形單元與 VCT 結構延續應用於 10b、10c 等後續世代，至於 10d 之後則計畫轉向 3D DRAM 架構。
面對三星的激進佈局，競爭對手的態度卻相當耐人尋味。美光 (Micron) 目前暫緩了自家的 4F 計畫，選擇等待 3D DRAM 技術的成熟，打算直接跳過這個中間世代；至於中國記憶體廠商，由於難以取得先進微影設備，在 3D DRAM 的研發推進上將面臨更高的技術門檻。這場記憶體技術競賽，正以前所未有的速度重新洗牌。
隨著 AI 訓練與推理工作負載持續擴大，市場對更高頻寬、更大容量、更省電的記憶體需求不斷升溫，次 10nm DRAM、4F 單元架構、VCT 製程以及新通道材料，正是整個產業為因應這股浪潮所做出的集體回應。三星這次率先拿出工作晶片，不僅是技術力的象徵，更是在 AI 基礎設施競賽中搶先卡位的重要一步。
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