Intel 傳出正規劃代號 14A2 的 14A Gen2 製程，導入雙面供電架構，M0 間距將進一步縮小至 21 奈米，目標是在電晶體密度與良率上超越 TSMC 與 Samsung 即將推出的 1.4 奈米技術，搶攻晶圓代工市場話語權。
晶圓代工卡位戰 Intel 再添生力軍 14A Gen2
TSMC 與 Samsung 近年都把目光鎖定在 1.4 奈米這條戰線上，前者預計在 2028 年讓 A14 廠正式量產，後者則把時間表訂在 2029 年，準備用 1.4 奈米製程正面迎戰對手。而 Intel 這邊也沒有閒著，原訂於明年推出的 14A 製程，如今已吸引不少外部客戶排隊洽談合作，Intel 重整後的晶圓代工事業正逐漸找回市場信心。
就在三大廠緊鑼密鼓備戰之際，根據南韓科技媒體 ETNews 報導指出，Intel 內部正在評估對既有製程藍圖進行調整，其中最受矚目的新增項目，就是一個被稱為14A2的全新節點，簡單來說這顆晶片將會是標準版 14A 製程的最佳化強化版本。
目前 Intel 14A 採用的是名為 PowerDirect 的背面供電網路 (Back Side Power Delivery Network, BSPDN) 技術，也就是把供電線路搬到晶片背面，騰出正面空間給訊號線使用。不過傳聞中的 14A2 打算更進一步，直接導入「雙面供電」架構，同時從晶片正面與背面兩側同時供電。
在間距規格上，基礎版 14A 的 M0 間距預計會縮小到 28 奈米，而升級版 14A2 則計畫再往下探到 21 奈米。這樣的微縮除了仰賴雙面供電設計之外，還會透過雙重曝光 (Double Patterning) 等製程改良來達成，同時也能帶來密度上的紅利。要知道，光是基礎版 14A 就已經能提供約 30% 的電晶體密度提升，若 14A2 順利到位，密度表現可望再往上疊加一層。
從產業效益的角度來看，14A2 這樣的設計有助於拉高高數值孔徑極紫外光 (High-NA EUV) 設備的使用率，進而改善單台機台的投資報酬率。不過，間距一旦縮小到 21 奈米這麼激進的程度，也不是沒有代價，電阻增加就是首當其衝的問題，而奈米級矽穿孔 (Nano Through Silicon Via, nTSV) 目前的設計也還沒辦法完全撐住這麼高的密度需求。
為了解決這個瓶頸，Intel 傳出採用了一種複合式結構，主要供電還是仰賴背面供電網路，但同時保留一部分電力配置給正面金屬層來分擔負荷，藉此在密度與可靠度之間取得平衡。
隨著 AI 與高效能運算需求持續暴衝，半導體大廠幾乎都已進入全速衝刺模式。TSMC 訂單滿載到接不完，不少晶片廠商也開始把目光轉向 Intel 與 Samsung 這類替代選項。對 Intel 而言，雖然整體士氣明顯回升，但要真正說服外部客戶下單，包括 18A-P、14A，乃至於這次傳出的 14A2，每一個節點都還是得拿出實際成績單來證明自己。
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